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Optimizing lut $abc$81649$lut$aiger81648$5562.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut1 (4 -> 3)
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Optimizing lut $abc$81649$lut$aiger81648$5562.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut4 (4 -> 0)
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Optimizing lut $abc$81649$lut$aiger81648$5961.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut2 (4 -> 2)
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Optimizing lut $abc$81649$lut$aiger81648$5952.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut1 (4 -> 0)
Optimizing lut $abc$81649$lut$aiger81648$5942.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut2 (4 -> 0)
Optimizing lut $abc$81649$lut$aiger81648$5942.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut3 (4 -> 3)
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Optimizing lut $abc$81649$lut$aiger81648$5881.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut1 (4 -> 3)
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Optimizing lut $abc$81649$lut$aiger81648$9667.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut1 (4 -> 0)
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Optimizing lut $abc$81649$lut$aiger81648$7028.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut3 (4 -> 3)
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Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$81736.genblk1.genblk1.genblk1.genblk1.genblk1.lut1 (4 -> 0)
Optimizing lut $abc$81649$lut$aiger81648$14318.genblk1.genblk1.genblk1.genblk1.genblk1.lut1 (4 -> 0)
Optimizing lut $abc$81649$lut$auto$rtlil.cc:2582:Mux$4491[28].genblk1.genblk1.genblk1.genblk1.genblk1.lut1 (4 -> 3)
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Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$81795.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut0 (4 -> 2)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$81796.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut0 (4 -> 2)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$81797.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut0 (4 -> 3)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$81798.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut0 (4 -> 2)
Removed 0 unused cells and 7193 unused wires.
24.45. Executing AUTONAME pass.
Renamed 508047 objects in module top (252 iterations).
<suppressed ~13110 debug messages>
24.46. Executing HIERARCHY pass (managing design hierarchy).
24.46.1. Analyzing design hierarchy..
Top module: \top
24.46.2. Analyzing design hierarchy..
Top module: \top
Removed 0 unused modules.
24.47. Printing statistics.
=== top ===
Number of wires: 5913
Number of wire bits: 15082
Number of public wires: 5913
Number of public wire bits: 15082
Number of ports: 6
Number of port bits: 18
Number of memories: 0
Number of memory bits: 0
Number of processes: 0
Number of cells: 7813
$_TBUF_ 6
$scopeinfo 32
CCU2C 196
L6MUX21 616
LUT4 4455
PFUMX 1182
TRELLIS_DPR16X4 308
TRELLIS_FF 1018
24.48. Executing CHECK pass (checking for obvious problems).
Checking module top...
Found and reported 0 problems.
24.49. Executing JSON backend.
Warnings: 2 unique messages, 3 total
End of script. Logfile hash: 0bb8f8ce31, CPU: user 9.22s system 0.08s, MEM: 242.47 MB peak
Yosys 0.42+15 (git sha1 74a1dd99a, clang++ 14.0.0-1ubuntu1.1 -fPIC -Os)
Time spent: 44% 1x abc9_exe (7 sec), 9% 11x techmap (1 sec), ...
![[Jenkins]](/jenkins/static/b6fe011e/images/svgs/logo.svg){kind=logo}
