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Full LogTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTestTest
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Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73386.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut1 (4 -> 2)
Optimizing lut $abc$73136$lut$aiger73135$7558.genblk1.genblk1.genblk1.genblk1.genblk1.lut1 (4 -> 2)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73189.genblk1.genblk1.genblk1.genblk1.genblk1.lut1 (4 -> 0)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73198.genblk1.genblk1.genblk1.genblk1.genblk1.lut0 (4 -> 0)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73204.genblk1.genblk1.genblk1.genblk1.genblk1.lut0 (4 -> 2)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73389.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut1 (4 -> 2)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73215.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut1 (4 -> 1)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73215.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut0 (4 -> 1)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73219.genblk1.genblk1.genblk1.genblk1.genblk1.lut0 (4 -> 2)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73222.genblk1.genblk1.genblk1.genblk1.genblk1.lut1 (4 -> 2)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73224.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut0 (4 -> 1)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73229.genblk1.genblk1.genblk1.genblk1.genblk1.lut0 (4 -> 1)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73237.genblk1.genblk1.genblk1.genblk1.genblk1.lut0 (4 -> 3)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73395.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut1 (4 -> 2)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73392.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut1 (4 -> 2)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73376.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut1 (4 -> 2)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73376.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut0 (4 -> 2)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73377.genblk1.genblk1.genblk1.genblk1.genblk1.lut0 (4 -> 2)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73378.genblk1.genblk1.genblk1.genblk1.genblk1.lut0 (4 -> 2)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73379.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut0 (4 -> 2)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73380.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut0 (4 -> 2)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73381.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut0 (4 -> 2)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73382.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut0 (4 -> 2)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73383.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut0 (4 -> 2)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73384.genblk1.genblk1.genblk1.genblk1.genblk1.lut0 (4 -> 2)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73385.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut0 (4 -> 2)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73386.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut0 (4 -> 2)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73387.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut0 (4 -> 2)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73388.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut0 (4 -> 2)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73389.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut0 (4 -> 2)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73390.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut0 (4 -> 2)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73391.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut0 (4 -> 2)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73392.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut0 (4 -> 2)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73393.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut0 (4 -> 2)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73394.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut0 (4 -> 2)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73395.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut0 (4 -> 2)
Optimizing lut $auto$abc9_ops.cc:1550:reintegrate$73427.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut0 (4 -> 3)
Optimizing lut $abc$73136$lut$aiger73135$4922.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut1 (4 -> 1)
Optimizing lut $abc$73136$lut$aiger73135$4915.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.genblk1.lut1 (4 -> 0)
Removed 0 unused cells and 6974 unused wires.
23.45. Executing AUTONAME pass.
Renamed 309167 objects in module top (311 iterations).
<suppressed ~11783 debug messages>
23.46. Executing HIERARCHY pass (managing design hierarchy).
23.46.1. Analyzing design hierarchy..
Top module: \top
23.46.2. Analyzing design hierarchy..
Top module: \top
Removed 0 unused modules.
23.47. Printing statistics.
=== top ===
Number of wires: 5439
Number of wire bits: 13284
Number of public wires: 5439
Number of public wire bits: 13284
Number of memories: 0
Number of memory bits: 0
Number of processes: 0
Number of cells: 6888
$_TBUF_ 6
$scopeinfo 30
CCU2C 345
L6MUX21 466
LUT4 4007
PFUMX 1010
TRELLIS_DPR16X4 292
TRELLIS_FF 732
23.48. Executing CHECK pass (checking for obvious problems).
Checking module top...
Found and reported 0 problems.
23.49. Executing JSON backend.
Warnings: 213 unique messages, 214 total
End of script. Logfile hash: 3f888f8b63, CPU: user 7.99s system 0.08s, MEM: 222.99 MB peak
Yosys 0.38+120 (git sha1 1e42b4f0f, clang++ 14.0.0-1ubuntu1.1 -fPIC -Os)
Time spent: 40% 1x abc9_exe (5 sec), 11% 11x techmap (1 sec), ...
[Pipeline] }
[Pipeline] // stage
[Pipeline] stage
[Pipeline] { (NextPNR)
[Pipeline] sh
+ /eda/oss-cad-suite/bin/nextpnr-ecp5 --json ./build/out.json --write ./build/out_pnr.json --45k --lpf Risco-5/fpga/ecp5/pinout.lpf --textcfg ./build/out.config --package CABGA381 --speed 6 --ignore-loops --lpf-allow-unconstrained
Info: constraining clock net 'clk' to 25.00 MHz
Info: Logic utilisation before packing:
Info: Total LUT4s: 6449/43848 14%
Info: logic LUTs: 4007/43848 9%
Info: carry LUTs: 690/43848 1%
Info: RAM LUTs: 1168/ 5481 21%
Info: RAMW LUTs: 584/10962 5%
Info: Total DFFs: 732/43848 1%
Info: Packing IOs..
Info: $gpios[5]$iobuf_i: gpios_$_TBUF__Y.Y
Info: pin 'gpios[5]$tr_io' constrained to Bel 'X0/Y23/PIOC'.
Info: $gpios[4]$iobuf_i: gpios_$_TBUF__Y_1.Y
Info: pin 'gpios[4]$tr_io' constrained to Bel 'X0/Y44/PIOA'.
Info: $gpios[3]$iobuf_i: gpios_$_TBUF__Y_2.Y
Info: pin 'gpios[3]$tr_io' constrained to Bel 'X0/Y23/PIOA'.
Info: $gpios[2]$iobuf_i: gpios_$_TBUF__Y_3.Y
Info: pin 'gpios[2]$tr_io' constrained to Bel 'X90/Y23/PIOD'.
Info: $gpios[1]$iobuf_i: gpios_$_TBUF__Y_4.Y
Info: pin 'gpios[1]$tr_io' constrained to Bel 'X0/Y14/PIOD'.
Info: $gpios[0]$iobuf_i: gpios_$_TBUF__Y_5.Y
Info: pin 'gpios[0]$tr_io' constrained to Bel 'X0/Y44/PIOB'.
Info: pin 'tx$tr_io' constrained to Bel 'X90/Y20/PIOC'.
Info: pin 'rx$tr_io' constrained to Bel 'X90/Y20/PIOA'.
Info: pin 'reset$tr_io' constrained to Bel 'X0/Y29/PIOA'.
Info: pin 'led[7]$tr_io' constrained to Bel 'X90/Y20/PIOD'.
Info: pin 'led[6]$tr_io' constrained to Bel 'X0/Y44/PIOD'.
Info: pin 'led[5]$tr_io' constrained to Bel 'X0/Y59/PIOA'.
Info: pin 'led[4]$tr_io' constrained to Bel 'X15/Y71/PIOB'.
Info: pin 'led[3]$tr_io' constrained to Bel 'X90/Y29/PIOC'.
Info: pin 'led[2]$tr_io' constrained to Bel 'X90/Y44/PIOB'.
Info: pin 'led[1]$tr_io' constrained to Bel 'X0/Y44/PIOC'.
Info: pin 'led[0]$tr_io' constrained to Bel 'X0/Y59/PIOC'.
Info: pin 'clk$tr_io' constrained to Bel 'X0/Y68/PIOC'.
Info: Packing constants..
Info: Packing carries...
Info: Packing LUTs...
Info: Packing LUT5-7s...
Info: Packing FFs...
Info: 357 FFs paired with LUTs.
Info: Generating derived timing constraints...
Info: Promoting globals...
Info: promoting clock net clk$TRELLIS_IO_IN to global network
Info: Checksum: 0x4d5d563a
Info: Device utilisation:
Info: TRELLIS_IO: 18/ 245 7%
Info: DCCA: 1/ 56 1%
Info: DP16KD: 0/ 108 0%
Info: MULT18X18D: 0/ 72 0%
Info: ALU54B: 0/ 36 0%
Info: EHXPLLL: 0/ 4 0%
Info: EXTREFB: 0/ 2 0%
Info: DCUA: 0/ 2 0%
Info: PCSCLKDIV: 0/ 2 0%
Info: IOLOGIC: 0/ 160 0%
Info: SIOLOGIC: 0/ 85 0%
Info: GSR: 0/ 1 0%
Info: JTAGG: 0/ 1 0%
Info: OSCG: 0/ 1 0%
Info: SEDGA: 0/ 1 0%
Info: DTR: 0/ 1 0%
Info: USRMCLK: 0/ 1 0%
Info: CLKDIVF: 0/ 4 0%
Info: ECLKSYNCB: 0/ 10 0%
Info: DLLDELD: 0/ 8 0%
Info: DDRDLL: 0/ 4 0%
Info: DQSBUFM: 0/ 10 0%
Info: TRELLIS_ECLKBUF: 0/ 8 0%
Info: ECLKBRIDGECS: 0/ 2 0%
Info: DCSC: 0/ 2 0%
Info: TRELLIS_FF: 732/43848 1%
Info: TRELLIS_COMB: 6545/43848 14%
Info: TRELLIS_RAMW: 292/ 5481 5%
Info: Placed 18 cells based on constraints.
Info: Creating initial analytic placement for 3228 cells, random placement wirelen = 301690.
Info: at initial placer iter 0, wirelen = 3238
Info: at initial placer iter 1, wirelen = 2353
Info: at initial placer iter 2, wirelen = 2259
Info: at initial placer iter 3, wirelen = 2808
Info: Running main analytical placer, max placement attempts per cell = 7197218.
Info: at iteration #1, type ALL: wirelen solved = 3010, spread = 46535, legal = 46993; time = 0.17s
Info: at iteration #2, type ALL: wirelen solved = 4710, spread = 39349, legal = 39998; time = 0.17s
Info: at iteration #3, type ALL: wirelen solved = 6322, spread = 36713, legal = 37375; time = 0.17s
Info: at iteration #4, type ALL: wirelen solved = 7805, spread = 39014, legal = 39597; time = 0.18s
Info: at iteration #5, type ALL: wirelen solved = 8868, spread = 39429, legal = 39853; time = 0.16s
Info: at iteration #6, type ALL: wirelen solved = 10935, spread = 36592, legal = 37163; time = 0.16s
Info: at iteration #7, type ALL: wirelen solved = 11986, spread = 35279, legal = 36031; time = 0.16s
Info: at iteration #8, type ALL: wirelen solved = 13152, spread = 32968, legal = 33871; time = 0.16s
Info: at iteration #9, type ALL: wirelen solved = 13801, spread = 30919, legal = 32074; time = 0.16s
Info: at iteration #10, type ALL: wirelen solved = 14539, spread = 30192, legal = 31282; time = 0.16s
Info: at iteration #11, type ALL: wirelen solved = 15276, spread = 30852, legal = 31927; time = 0.16s
Info: at iteration #12, type ALL: wirelen solved = 16617, spread = 30876, legal = 31611; time = 0.16s
Info: at iteration #13, type ALL: wirelen solved = 16911, spread = 30331, legal = 31095; time = 0.16s
Info: at iteration #14, type ALL: wirelen solved = 17423, spread = 29893, legal = 30604; time = 0.16s
Info: at iteration #15, type ALL: wirelen solved = 18341, spread = 28740, legal = 29465; time = 0.15s
Info: at iteration #16, type ALL: wirelen solved = 17235, spread = 28877, legal = 29767; time = 0.15s
Info: at iteration #17, type ALL: wirelen solved = 18159, spread = 28851, legal = 29642; time = 0.15s
Info: at iteration #18, type ALL: wirelen solved = 18107, spread = 28081, legal = 29074; time = 0.15s
Info: at iteration #19, type ALL: wirelen solved = 18384, spread = 26825, legal = 28247; time = 0.15s
Info: at iteration #20, type ALL: wirelen solved = 17749, spread = 25922, legal = 28327; time = 0.16s
Info: at iteration #21, type ALL: wirelen solved = 17690, spread = 27825, legal = 28805; time = 0.16s
Info: at iteration #22, type ALL: wirelen solved = 18457, spread = 26038, legal = 27516; time = 0.15s
Info: at iteration #23, type ALL: wirelen solved = 18800, spread = 27089, legal = 28386; time = 0.15s
Info: at iteration #24, type ALL: wirelen solved = 18714, spread = 28114, legal = 29063; time = 0.14s
Info: at iteration #25, type ALL: wirelen solved = 19601, spread = 27938, legal = 29054; time = 0.14s
Info: at iteration #26, type ALL: wirelen solved = 19295, spread = 27413, legal = 28546; time = 0.15s
Info: at iteration #27, type ALL: wirelen solved = 19706, spread = 27644, legal = 28555; time = 0.14s
Info: HeAP Placer Time: 6.67s
Info: of which solving equations: 3.79s
Info: of which spreading cells: 0.56s
Info: of which strict legalisation: 0.21s
Info: Running simulated annealing placer for refinement.
Info: at iteration #1: temp = 0.000000, timing cost = 4891, wirelen = 27516
Info: at iteration #5: temp = 0.000000, timing cost = 3343, wirelen = 24086
Info: at iteration #10: temp = 0.000000, timing cost = 3452, wirelen = 23270
Info: at iteration #15: temp = 0.000000, timing cost = 3432, wirelen = 22920
Info: at iteration #20: temp = 0.000000, timing cost = 3345, wirelen = 22807
Info: at iteration #25: temp = 0.000000, timing cost = 3521, wirelen = 22781
Info: at iteration #26: temp = 0.000000, timing cost = 3209, wirelen = 22772
Info: SA placement time 19.38s
Info: Max frequency for clock '$glbnet$clk$TRELLIS_IO_IN': 38.47 MHz (PASS at 25.00 MHz)
Info: Max delay <async> -> posedge $glbnet$clk$TRELLIS_IO_IN: 10.08 ns
Info: Max delay posedge $glbnet$clk$TRELLIS_IO_IN -> <async> : 10.92 ns
Info: Slack histogram:
Info: legend: * represents 54 endpoint(s)
Info: + represents [1,54) endpoint(s)
Info: [ 14009, 15271) |+
Info: [ 15271, 16533) |+
Info: [ 16533, 17795) |*+
Info: [ 17795, 19057) |**+
Info: [ 19057, 20319) |*******+
Info: [ 20319, 21581) |****+
Info: [ 21581, 22843) |*+
Info: [ 22843, 24105) |****+
Info: [ 24105, 25367) |***********+
Info: [ 25367, 26629) |*************************+
Info: [ 26629, 27891) |************************************************************
Info: [ 27891, 29153) |**************+
Info: [ 29153, 30415) |*****+
Info: [ 30415, 31677) |******+
Info: [ 31677, 32939) |+
Info: [ 32939, 34201) |+
Info: [ 34201, 35463) |*******+
Info: [ 35463, 36725) |*****+
Info: [ 36725, 37987) |****+
Info: [ 37987, 39249) |**+
Info: Checksum: 0x48d02b6f
Info: Routing globals...
Info: routing clock net $glbnet$clk$TRELLIS_IO_IN using global 0
Info: Routing..
Info: Setting up routing queue.
Info: Routing 28993 arcs.
Info: | (re-)routed arcs | delta | remaining| time spent |
Info: IterCnt | w/ripup wo/ripup | w/r wo/r | arcs| batch(sec) total(sec)|
Info: 1000 | 116 883 | 116 883 | 28164| 0.63 0.63|
Info: 2000 | 220 1779 | 104 896 | 27424| 0.25 0.88|
Info: 3000 | 349 2650 | 129 871 | 26659| 0.25 1.13|
Info: 4000 | 514 3485 | 165 835 | 25913| 0.24 1.37|
Info: 5000 | 640 4359 | 126 874 | 25346| 0.22 1.59|
Info: 6000 | 785 5214 | 145 855 | 24546| 0.24 1.83|
Info: 7000 | 950 6049 | 165 835 | 23864| 0.25 2.08|
Info: 8000 | 1123 6876 | 173 827 | 23110| 0.23 2.30|
Info: 9000 | 1308 7691 | 185 815 | 22485| 0.24 2.55|
Info: 10000 | 1512 8487 | 204 796 | 21878| 0.25 2.80|
Info: 11000 | 1719 9280 | 207 793 | 21179| 0.25 3.05|
Info: 12000 | 1939 10060 | 220 780 | 20533| 0.23 3.28|
Info: 13000 | 2224 10775 | 285 715 | 19967| 0.27 3.56|
Info: 14000 | 2455 11544 | 231 769 | 19332| 0.26 3.82|
Info: 15000 | 2650 12349 | 195 805 | 18941| 0.23 4.05|
Info: 16000 | 2931 13068 | 281 719 | 18369| 0.28 4.33|
Info: 17000 | 3203 13796 | 272 728 | 17820| 0.31 4.65|
Info: 18000 | 3335 14664 | 132 868 | 17541| 0.27 4.92|
Info: 19000 | 3602 15397 | 267 733 | 16930| 0.29 5.20|
Info: 20000 | 3938 16061 | 336 664 | 16451| 0.30 5.51|
Info: 21000 | 4253 16746 | 315 685 | 15904| 0.29 5.80|
Info: 22000 | 4636 17363 | 383 617 | 15378| 0.31 6.11|
Info: 23000 | 5042 17957 | 406 594 | 14915| 0.31 6.42|
Info: 24000 | 5420 18579 | 378 622 | 14437| 0.30 6.72|
Info: 25000 | 5793 19206 | 373 627 | 13860| 0.32 7.04|
Info: 26000 | 6201 19798 | 408 592 | 13369| 0.31 7.34|
Info: 27000 | 6645 20354 | 444 556 | 12950| 0.31 7.66|
Info: 28000 | 7060 20939 | 415 585 | 12557| 0.31 7.96|
Info: 29000 | 7455 21544 | 395 605 | 12075| 0.30 8.27|
Info: 30000 | 7861 22138 | 406 594 | 11727| 0.33 8.60|
Info: 31000 | 8194 22757 | 333 619 | 11202| 0.29 8.89|
Info: 32000 | 8483 23369 | 289 612 | 10566| 0.21 9.10|
Info: 33000 | 8730 23939 | 247 570 | 9843| 0.19 9.29|
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Info: 36000 | 9405 25999 | 91 896 | 8525| 0.24 9.98|
Info: 37000 | 9713 26632 | 308 633 | 7928| 0.25 10.23|
Info: 38000 | 10040 27224 | 327 592 | 7336| 0.24 10.46|
Info: 39000 | 10397 27792 | 357 568 | 6720| 0.25 10.72|
Info: 40000 | 10793 28354 | 396 562 | 6177| 0.29 11.00|
Info: 41000 | 10927 29189 | 134 835 | 5522| 0.21 11.21|
Info: 42000 | 10958 30138 | 31 949 | 4555| 0.08 11.29|
Info: 43000 | 10986 31107 | 28 969 | 3583| 0.07 11.36|
Info: 44000 | 11093 31989 | 107 882 | 2722| 0.14 11.50|
Info: 45000 | 11291 32788 | 198 799 | 1952| 0.24 11.75|
Info: 46000 | 11439 33528 | 148 740 | 1164| 0.26 12.01|
Info: 47000 | 11497 34221 | 58 693 | 230| 0.16 12.17|
Info: 47229 | 11497 34333 | 0 112 | 0| 0.07 12.24|
Info: Routing complete.
Info: Router1 time 12.24s
Info: Checksum: 0xb68d19ea
Info: Critical path report for clock '$glbnet$clk$TRELLIS_IO_IN' (posedge -> posedge):
Info: curr total
Info: 0.5 0.5 Source SOC.Core.instruction_register_TRELLIS_FF_Q_1.Q
Info: 1.6 2.1 Net SOC.Core.instruction_register[30] (26,24) -> (16,21)
Info: Sink SOC.Core.Control_Unit.ir_write_LUT4_Z_D_LUT4_D_Z_PFUMX_Z_C0_PFUMX_C0_Z_LUT4_Z_C_L6MUX21_SD_2_Z_L6MUX21_D0_Z_L6MUX21_Z_D1_PFUMX_Z_BLUT_LUT4_Z.B
Info: Defined in:
Info: Risco-5/src/core/core.v:50.12-50.32
Info: 0.4 2.5 Source SOC.Core.Control_Unit.ir_write_LUT4_Z_D_LUT4_D_Z_PFUMX_Z_C0_PFUMX_C0_Z_LUT4_Z_C_L6MUX21_SD_2_Z_L6MUX21_D0_Z_L6MUX21_Z_D1_PFUMX_Z_BLUT_LUT4_Z.OFX
Info: 0.0 2.5 Net SOC.Core.Control_Unit.ir_write_LUT4_Z_D_LUT4_D_Z_PFUMX_Z_C0_PFUMX_C0_Z_LUT4_Z_C_L6MUX21_SD_2_Z_L6MUX21_D0_Z_L6MUX21_Z_D1 (16,21) -> (16,21)
Info: Sink SOC.Core.Control_Unit.ir_write_LUT4_Z_D_LUT4_D_Z_PFUMX_Z_C0_PFUMX_C0_Z_LUT4_Z_C_L6MUX21_SD_2_Z_L6MUX21_D0_Z_L6MUX21_Z_D1_PFUMX_Z_ALUT_LUT4_Z.FXB
Info: Defined in:
Info: /eda/oss-cad-suite/lib/../share/yosys/ecp5/cells_map.v:141.38-141.40
Info: 0.2 2.8 Source SOC.Core.Control_Unit.ir_write_LUT4_Z_D_LUT4_D_Z_PFUMX_Z_C0_PFUMX_C0_Z_LUT4_Z_C_L6MUX21_SD_2_Z_L6MUX21_D0_Z_L6MUX21_Z_D1_PFUMX_Z_ALUT_LUT4_Z.OFX
Info: 1.0 3.7 Net SOC.Core.Control_Unit.ir_write_LUT4_Z_D_LUT4_D_Z_LUT4_Z_1_B_LUT4_D_Z_PFUMX_ALUT_Z_L6MUX21_Z_2_D1_PFUMX_Z_ALUT_LUT4_Z_D[5] (16,21) -> (17,17)
Info: Sink SOC.Core.Control_Unit.ir_write_LUT4_Z_D_LUT4_D_Z_LUT4_Z_1_B_LUT4_D_Z_PFUMX_ALUT_Z_L6MUX21_Z_2_D1_PFUMX_Z_ALUT_LUT4_Z.M
Info: Defined in:
Info: /eda/oss-cad-suite/lib/../share/yosys/ecp5/cells_map.v:108.23-108.24
Info: 0.3 4.0 Source SOC.Core.Control_Unit.ir_write_LUT4_Z_D_LUT4_D_Z_LUT4_Z_1_B_LUT4_D_Z_PFUMX_ALUT_Z_L6MUX21_Z_2_D1_PFUMX_Z_ALUT_LUT4_Z.OFX
Info: 1.0 5.0 Net SOC.Core.Control_Unit.ir_write_LUT4_Z_D_LUT4_D_Z_LUT4_Z_1_B_LUT4_C_Z[5] (17,17) -> (16,14)
Info: Sink SOC.Core.Control_Unit.nextstate_PFUMX_Z_3_C0_LUT4_Z_B_LUT4_Z_1_D_L6MUX21_SD_2_Z_LUT4_B.D
Info: Defined in:
Info: /eda/oss-cad-suite/lib/../share/yosys/ecp5/cells_map.v:108.23-108.24
Info: 0.2 5.2 Source SOC.Core.Control_Unit.nextstate_PFUMX_Z_3_C0_LUT4_Z_B_LUT4_Z_1_D_L6MUX21_SD_2_Z_LUT4_B.F
Info: 0.7 5.9 Net SOC.Core.Alu.ALU_out_S_PFUMX_Z_2_C0_LUT4_Z_B_LUT4_Z_B_LUT4_Z_D[3] (16,14) -> (16,13)
Info: Sink SOC.Core.Control_Unit.nextstate_PFUMX_Z_3_C0_LUT4_Z_B_LUT4_Z_1_D_L6MUX21_SD_Z_LUT4_B_Z_LUT4_C_Z_L6MUX21_Z_2_D1_L6MUX21_Z_D1_PFUMX_Z_BLUT_LUT4_Z.M
Info: Defined in:
Info: /eda/oss-cad-suite/lib/../share/yosys/ecp5/cells_map.v:108.23-108.24
Info: 0.3 6.2 Source SOC.Core.Control_Unit.nextstate_PFUMX_Z_3_C0_LUT4_Z_B_LUT4_Z_1_D_L6MUX21_SD_Z_LUT4_B_Z_LUT4_C_Z_L6MUX21_Z_2_D1_L6MUX21_Z_D1_PFUMX_Z_BLUT_LUT4_Z.OFX
Info: 0.0 6.2 Net SOC.Core.Control_Unit.nextstate_PFUMX_Z_3_C0_LUT4_Z_B_LUT4_Z_1_D_L6MUX21_SD_Z_LUT4_B_Z_LUT4_C_Z_L6MUX21_Z_2_D1_L6MUX21_Z_D1 (16,13) -> (16,13)
Info: Sink SOC.Core.Control_Unit.nextstate_PFUMX_Z_3_C0_LUT4_Z_B_LUT4_Z_1_D_L6MUX21_SD_Z_LUT4_B_Z_LUT4_C_Z_L6MUX21_Z_2_D1_L6MUX21_Z_D1_PFUMX_Z_ALUT_LUT4_Z.FXB
Info: Defined in:
Info: /eda/oss-cad-suite/lib/../share/yosys/ecp5/cells_map.v:157.62-157.64
Info: 0.2 6.4 Source SOC.Core.Control_Unit.nextstate_PFUMX_Z_3_C0_LUT4_Z_B_LUT4_Z_1_D_L6MUX21_SD_Z_LUT4_B_Z_LUT4_C_Z_L6MUX21_Z_2_D1_L6MUX21_Z_D1_PFUMX_Z_ALUT_LUT4_Z.OFX
Info: 0.0 6.4 Net SOC.Core.Control_Unit.nextstate_PFUMX_Z_3_C0_LUT4_Z_B_LUT4_Z_1_D_L6MUX21_SD_Z_LUT4_B_Z_LUT4_C_Z_L6MUX21_Z_2_D1 (16,13) -> (16,13)
Info: Sink SOC.Core.Control_Unit.nextstate_PFUMX_Z_3_C0_LUT4_Z_B_LUT4_Z_1_D_L6MUX21_SD_Z_LUT4_B_Z_LUT4_C_Z_L6MUX21_Z_2_D1_L6MUX21_Z_D0_PFUMX_Z_ALUT_LUT4_Z.FXB
Info: Defined in:
Info: /eda/oss-cad-suite/lib/../share/yosys/ecp5/cells_map.v:157.70-157.72
Info: 0.2 6.7 Source SOC.Core.Control_Unit.nextstate_PFUMX_Z_3_C0_LUT4_Z_B_LUT4_Z_1_D_L6MUX21_SD_Z_LUT4_B_Z_LUT4_C_Z_L6MUX21_Z_2_D1_L6MUX21_Z_D0_PFUMX_Z_ALUT_LUT4_Z.OFX
Info: 1.2 7.8 Net SOC.Core.Control_Unit.nextstate_PFUMX_Z_3_C0_LUT4_Z_B_LUT4_Z_1_D_L6MUX21_SD_Z_LUT4_B_Z_LUT4_C_Z[6] (16,13) -> (23,14)
Info: Sink SOC.Core.Control_Unit.ir_write_LUT4_Z_D_LUT4_D_Z_PFUMX_Z_C0_PFUMX_C0_Z_LUT4_D_2_Z_LUT4_D_Z_L6MUX21_Z_2_D1_L6MUX21_Z_D0_PFUMX_Z_ALUT_LUT4_Z.M
Info: Defined in:
Info: /eda/oss-cad-suite/lib/../share/yosys/ecp5/cells_map.v:108.23-108.24
Info: 0.3 8.1 Source SOC.Core.Control_Unit.ir_write_LUT4_Z_D_LUT4_D_Z_PFUMX_Z_C0_PFUMX_C0_Z_LUT4_D_2_Z_LUT4_D_Z_L6MUX21_Z_2_D1_L6MUX21_Z_D0_PFUMX_Z_ALUT_LUT4_Z.OFX
Info: 1.5 9.6 Net SOC.Core.Alu.ALU_out_S_LUT4_Z_1_B_LUT4_Z_B[6] (23,14) -> (25,5)
Info: Sink SOC.Core.Alu.ALU_out_S_PFUMX_Z_7_BLUT_LUT4_Z_D_LUT4_Z_C_L6MUX21_Z_1_D0_PFUMX_Z_ALUT_LUT4_Z_C_LUT4_D_Z_L6MUX21_Z_D1_L6MUX21_Z_D0_PFUMX_Z_ALUT_LUT4_Z.M
Info: Defined in:
Info: /eda/oss-cad-suite/lib/../share/yosys/ecp5/cells_map.v:108.23-108.24
Info: 0.3 9.9 Source SOC.Core.Alu.ALU_out_S_PFUMX_Z_7_BLUT_LUT4_Z_D_LUT4_Z_C_L6MUX21_Z_1_D0_PFUMX_Z_ALUT_LUT4_Z_C_LUT4_D_Z_L6MUX21_Z_D1_L6MUX21_Z_D0_PFUMX_Z_ALUT_LUT4_Z.OFX
Info: 0.9 10.7 Net SOC.Core.Alu.ALU_out_S_PFUMX_Z_7_BLUT_LUT4_Z_D_LUT4_Z_C_L6MUX21_Z_1_D0_PFUMX_Z_ALUT_LUT4_Z_C[4] (25,5) -> (25,4)
Info: Sink SOC.Core.Alu.ALU_out_S_LUT4_Z_9_A_LUT4_Z_2_C_L6MUX21_Z_D0_PFUMX_Z_ALUT_LUT4_Z.C
Info: Defined in:
Info: /eda/oss-cad-suite/lib/../share/yosys/ecp5/cells_map.v:108.23-108.24
Info: 0.2 11.0 Source SOC.Core.Alu.ALU_out_S_LUT4_Z_9_A_LUT4_Z_2_C_L6MUX21_Z_D0_PFUMX_Z_ALUT_LUT4_Z.F
Info: 0.0 11.0 Net SOC.Core.Alu.ALU_out_S_LUT4_Z_9_A_LUT4_Z_2_C_L6MUX21_Z_D0_PFUMX_Z_ALUT (25,4) -> (25,4)
Info: Sink SOC.Core.Alu.ALU_out_S_LUT4_Z_9_A_LUT4_Z_2_C_L6MUX21_Z_D0_PFUMX_Z_BLUT_LUT4_Z.F1
Info: Defined in:
Info: /eda/oss-cad-suite/lib/../share/yosys/ecp5/cells_map.v:141.22-141.24
Info: 0.2 11.1 Source SOC.Core.Alu.ALU_out_S_LUT4_Z_9_A_LUT4_Z_2_C_L6MUX21_Z_D0_PFUMX_Z_BLUT_LUT4_Z.OFX
Info: 0.0 11.1 Net SOC.Core.Alu.ALU_out_S_LUT4_Z_9_A_LUT4_Z_2_C_L6MUX21_Z_D0 (25,4) -> (25,4)
Info: Sink SOC.Core.Alu.ALU_out_S_LUT4_Z_9_A_LUT4_Z_2_C_L6MUX21_Z_D1_PFUMX_Z_ALUT_LUT4_Z.FXA
Info: Defined in:
Info: /eda/oss-cad-suite/lib/../share/yosys/ecp5/cells_map.v:141.34-141.36
Info: 0.2 11.4 Source SOC.Core.Alu.ALU_out_S_LUT4_Z_9_A_LUT4_Z_2_C_L6MUX21_Z_D1_PFUMX_Z_ALUT_LUT4_Z.OFX
Info: 0.4 11.8 Net SOC.Core.Alu.ALU_out_S_LUT4_Z_9_A_LUT4_Z_2_C[3] (25,4) -> (25,4)
Info: Sink SOC.Core.Alu.ALU_out_S_L6MUX21_Z_3_D0_PFUMX_Z_C0_PFUMX_C0_Z_PFUMX_Z_1_C0_L6MUX21_SD_1_Z_LUT4_Z_1.D
Info: Defined in:
Info: /eda/oss-cad-suite/lib/../share/yosys/ecp5/cells_map.v:108.23-108.24
Info: 0.2 12.0 Source SOC.Core.Alu.ALU_out_S_L6MUX21_Z_3_D0_PFUMX_Z_C0_PFUMX_C0_Z_PFUMX_Z_1_C0_L6MUX21_SD_1_Z_LUT4_Z_1.F
Info: 1.4 13.4 Net SOC.Core.Alu.ALU_out_S_L6MUX21_Z_3_D0_PFUMX_Z_C0_PFUMX_C0_Z_PFUMX_Z_1_C0_L6MUX21_SD_1_Z[6] (25,4) -> (29,9)
Info: Sink SOC.Core.Alu.ALU_out_S_L6MUX21_Z_1_D1_L6MUX21_Z_D0_PFUMX_Z_ALUT_LUT4_Z.M
Info: Defined in:
Info: /eda/oss-cad-suite/lib/../share/yosys/ecp5/cells_map.v:108.23-108.24
Info: 0.3 13.6 Source SOC.Core.Alu.ALU_out_S_L6MUX21_Z_1_D1_L6MUX21_Z_D0_PFUMX_Z_ALUT_LUT4_Z.OFX
Info: 1.4 15.0 Net SOC.Core.alu_out[27] (29,9) -> (25,21)
Info: Sink SOC.Core.Alu.ALU_out_S_PFUMX_Z_7_C0_PFUMX_Z_C0_CCU2C_S1_CIN_CCU2C_COUT_CIN_CCU2C_COUT_CIN_CCU2C_COUT_CIN_CCU2C_COUT_S1_LUT4_B_Z_PFUMX_Z_BLUT_LUT4_Z.M
Info: Defined in:
Info: Risco-5/src/core/core.v:47.31-47.38
Info: 0.3 15.3 Source SOC.Core.Alu.ALU_out_S_PFUMX_Z_7_C0_PFUMX_Z_C0_CCU2C_S1_CIN_CCU2C_COUT_CIN_CCU2C_COUT_CIN_CCU2C_COUT_CIN_CCU2C_COUT_S1_LUT4_B_Z_PFUMX_Z_BLUT_LUT4_Z.OFX
Info: 0.7 16.0 Net SOC.Core.Alu.ALU_out_S_PFUMX_Z_7_C0_PFUMX_Z_C0_CCU2C_S1_CIN_CCU2C_COUT_CIN_CCU2C_COUT_CIN_CCU2C_COUT_CIN_CCU2C_COUT_S1_LUT4_B_Z[6] (25,21) -> (25,20)
Info: Sink SOC.Core.Alu.ALU_out_S_LUT4_Z_1_B_LUT4_A_Z_PFUMX_BLUT_Z_L6MUX21_D0_Z_L6MUX21_Z_1_D1_L6MUX21_Z_D0_PFUMX_Z_ALUT_LUT4_Z.M
Info: Defined in:
Info: /eda/oss-cad-suite/lib/../share/yosys/ecp5/cells_map.v:108.23-108.24
Info: 0.3 16.2 Source SOC.Core.Alu.ALU_out_S_LUT4_Z_1_B_LUT4_A_Z_PFUMX_BLUT_Z_L6MUX21_D0_Z_L6MUX21_Z_1_D1_L6MUX21_Z_D0_PFUMX_Z_ALUT_LUT4_Z.OFX
Info: 1.3 17.5 Net SOC.Core.Alu.ALU_out_S_LUT4_Z_1_B_LUT4_A_Z_PFUMX_BLUT_Z_L6MUX21_D0_Z[5] (25,20) -> (25,9)
Info: Sink SOC.Core.Pc.load_L6MUX21_Z_D1_L6MUX21_Z_D1_PFUMX_Z_ALUT_LUT4_Z.M
Info: Defined in:
Info: /eda/oss-cad-suite/lib/../share/yosys/ecp5/cells_map.v:108.23-108.24
Info: 0.3 17.8 Source SOC.Core.Pc.load_L6MUX21_Z_D1_L6MUX21_Z_D1_PFUMX_Z_ALUT_LUT4_Z.OFX
Info: 0.0 17.8 Net SOC.Core.Pc.load_L6MUX21_Z_D1 (25,9) -> (25,9)
Info: Sink SOC.Core.Pc.load_L6MUX21_Z_D1_L6MUX21_Z_D0_PFUMX_Z_ALUT_LUT4_Z.FXB
Info: Defined in:
Info: /eda/oss-cad-suite/lib/../share/yosys/ecp5/cells_map.v:157.70-157.72
Info: 0.2 18.0 Source SOC.Core.Pc.load_L6MUX21_Z_D1_L6MUX21_Z_D0_PFUMX_Z_ALUT_LUT4_Z.OFX
Info: 1.9 19.9 Net SOC.Core.pc_load (25,9) -> (27,25)
Info: Sink SOC.Core.Pc.Output_TRELLIS_FF_Q_6.CE
Info: Defined in:
Info: Risco-5/src/core/core.v:42.38-42.45
Info: 0.0 19.9 Setup SOC.Core.Pc.Output_TRELLIS_FF_Q_6.CE
Info: 5.1 ns logic, 14.8 ns routing
Info: Critical path report for cross-domain path '<async>' -> 'posedge $glbnet$clk$TRELLIS_IO_IN':
Info: curr total
Info: 0.0 0.0 Source gpios[2]$tr_io.O
Info: 5.1 5.1 Net gpios[2]$TRELLIS_IO_IN (90,23) -> (13,21)
Info: Sink SOC.GPIOS.Gpios[2].direction_LUT4_B.A
Info: Defined in:
Info: Risco-5/fpga/ecp5/main.v:7.16-7.21
Info: 0.2 5.3 Source SOC.GPIOS.Gpios[2].direction_LUT4_B.F
Info: 0.0 5.3 Net SOC.GPIOS.Gpios[2].direction_LUT4_B_Z (13,21) -> (13,21)
Info: Sink SOC.Core.read_data_LUT4_Z_19_B_PFUMX_Z_BLUT_LUT4_Z.F1
Info: Defined in:
Info: /eda/oss-cad-suite/lib/../share/yosys/ecp5/cells_map.v:133.22-133.24
Info: 0.2 5.5 Source SOC.Core.read_data_LUT4_Z_19_B_PFUMX_Z_BLUT_LUT4_Z.OFX
Info: 1.0 6.5 Net SOC.Core.read_data_LUT4_Z_19_B[1] (13,21) -> (12,18)
Info: Sink SOC.Core.read_data_LUT4_Z_19.B
Info: Defined in:
Info: /eda/oss-cad-suite/lib/../share/yosys/ecp5/cells_map.v:108.23-108.24
Info: 0.2 6.7 Source SOC.Core.read_data_LUT4_Z_19.F
Info: 0.4 7.1 Net SOC.read_data[2] (12,18) -> (12,18)
Info: Sink SOC.Core.memory_register_TRELLIS_FF_Q_29.M
Info: Defined in:
Info: Risco-5/src/peripheral/soc.v:21.34-21.43
Info: 0.0 7.1 Setup SOC.Core.memory_register_TRELLIS_FF_Q_29.M
Info: 0.6 ns logic, 6.5 ns routing
Info: Critical path report for cross-domain path 'posedge $glbnet$clk$TRELLIS_IO_IN' -> '<async>':
Info: curr total
Info: 0.5 0.5 Source SOC.GPIOS.Gpios[2].direction_TRELLIS_FF_Q.Q
Info: 3.5 4.0 Net SOC.GPIOS.gpio_direction[2] (13,21) -> (65,21)
Info: Sink SOC.GPIOS.Gpios[2].direction_LUT4_D.D
Info: Defined in:
Info: Risco-5/src/peripheral/gpios.v:14.19-14.33
Info: 0.2 4.3 Source SOC.GPIOS.Gpios[2].direction_LUT4_D.F
Info: 1.8 6.1 Net gpios_$_TBUF__Y_3_E (65,21) -> (82,23)
Info: Sink gpios[2]$tr_io$invert_T.A
Info: 0.2 6.3 Source gpios[2]$tr_io$invert_T.F
Info: 1.0 7.3 Net gpios[2]$tr_io$invert_T$conn$Z (82,23) -> (90,23)
Info: Sink gpios[2]$tr_io.T
Info: 1.0 ns logic, 6.3 ns routing
Info: Max frequency for clock '$glbnet$clk$TRELLIS_IO_IN': 50.35 MHz (PASS at 25.00 MHz)
Info: Max delay <async> -> posedge $glbnet$clk$TRELLIS_IO_IN: 7.13 ns
Info: Max delay posedge $glbnet$clk$TRELLIS_IO_IN -> <async> : 7.31 ns
Info: Slack histogram:
Info: legend: * represents 47 endpoint(s)
Info: + represents [1,47) endpoint(s)
Info: [ 20139, 21085) |+
Info: [ 21085, 22031) |*****+
Info: [ 22031, 22977) |******+
Info: [ 22977, 23923) |**+
Info: [ 23923, 24869) |*+
Info: [ 24869, 25815) |*+
Info: [ 25815, 26761) |******+
Info: [ 26761, 27707) |**********+
Info: [ 27707, 28653) |******************+
Info: [ 28653, 29599) |************************************************************
Info: [ 29599, 30545) |*************************************+
Info: [ 30545, 31491) |+
Info: [ 31491, 32437) |***+
Info: [ 32437, 33383) |*******+
Info: [ 33383, 34329) |***+
Info: [ 34329, 35275) |**+
Info: [ 35275, 36221) |***+
Info: [ 36221, 37167) |*******+
Info: [ 37167, 38113) |******+
Info: [ 38113, 39059) |***+
Info: Program finished normally.
[Pipeline] }
[Pipeline] // stage
[Pipeline] stage
[Pipeline] { (ECPPACK)
[Pipeline] sh
+ /eda/oss-cad-suite/bin/ecppack --compress --input ./build/out.config --bit ./build/out.bit
[Pipeline] }
[Pipeline] // stage
[Pipeline] }
[Pipeline] // stage
[Pipeline] }
[Pipeline] // parallel
[Pipeline] }
[Pipeline] // stage
[Pipeline] stage
[Pipeline] { (FPGA Flash)
[Pipeline] parallel
[Pipeline] { (Branch: openFPGAloader ECP5)
[Pipeline] { (Branch: openFPGAloader Tangnano 20k)
[Pipeline] stage
[Pipeline] { (openFPGAloader ECP5)
[Pipeline] stage
[Pipeline] { (openFPGAloader Tangnano 20k)
[Pipeline] script
[Pipeline] {
[Pipeline] script
[Pipeline] {
[Pipeline] lock
Trying to acquire lock on [ecp5]
Resource [ecp5] did not exist. Created.
Lock acquired on [ecp5]
[Pipeline] {
[Pipeline] lock
Trying to acquire lock on [tangnano20k]
Resource [tangnano20k] did not exist. Created.
Lock acquired on [tangnano20k]
[Pipeline] {
[Pipeline] echo
FPGA ECP5 Broqueada
[Pipeline] sh
[Pipeline] echo
FPGA TangNano Broqueada
[Pipeline] sh
+ /eda/oss-cad-suite/bin/openFPGALoader -b colorlight-i9 ./build/out.bit
empty
Found 1 compatible device:
0x0d28 0x0204 0x3 DAPLink CMSIS-DAP
Open file: DONE
b3bdffff
Parse file: DONE
Enable configuration: DONE
SRAM erase: DONE
+ echo gravando na tang nano
gravando na tang nano
[Pipeline] }
Lock released on resource [tangnano20k]
[Pipeline] // lock
[Pipeline] }
[Pipeline] // script
[Pipeline] }
[Pipeline] // stage
[Pipeline] }
Loading: [====== ] 11.04%
Loading: [============ ] 22.07%
Loading: [================= ] 33.11%
Loading: [======================= ] 44.15%
Loading: [============================ ] 55.19%
Loading: [================================== ] 66.22%
Loading: [======================================= ] 77.26%
Loading: [============================================= ] 88.30%
Loading: [==================================================] 99.33%
Loading: [==================================================] 100.00%
Done
Disable configuration: DONE
[Pipeline] }
Lock released on resource [ecp5]
[Pipeline] // lock
[Pipeline] }
[Pipeline] // script
[Pipeline] }
[Pipeline] // stage
[Pipeline] }
[Pipeline] // parallel
[Pipeline] }
[Pipeline] // stage
[Pipeline] stage
[Pipeline] { (Testes)
[Pipeline] parallel
[Pipeline] { (Branch: ECP5 - Testes)
[Pipeline] { (Branch: TangNano - Testes)
[Pipeline] stage
[Pipeline] { (ECP5 - Testes)
[Pipeline] stage
[Pipeline] { (TangNano - Testes)
[Pipeline] script
[Pipeline] {
[Pipeline] script
[Pipeline] {
[Pipeline] echo
Rodando teste na ECP5
[Pipeline] lock
Trying to acquire lock on [ecp5]
Resource [ecp5] did not exist. Created.
Lock acquired on [ecp5]
[Pipeline] {
[Pipeline] echo
Rodando teste na tang nano
[Pipeline] lock
Trying to acquire lock on [tangnano20k]
Resource [tangnano20k] did not exist. Created.
Lock acquired on [tangnano20k]
[Pipeline] {
[Pipeline] echo
FPGA ECP5 Broqueada
[Pipeline] sh
[Pipeline] echo
FPGA TangNano Broqueada
[Pipeline] sh
+ echo testando na ecp5
testando na ecp5
[Pipeline] }
Lock released on resource [ecp5]
+ echo testando na tang nano
testando na tang nano
[Pipeline] // lock
[Pipeline] echo
ECP5 liberada
[Pipeline] }
[Pipeline] }
Lock released on resource [tangnano20k]
[Pipeline] // script
[Pipeline] // lock
[Pipeline] }
[Pipeline] echo
TangNano liberada
[Pipeline] }
[Pipeline] // stage
[Pipeline] // script
[Pipeline] }
[Pipeline] }
[Pipeline] // stage
[Pipeline] }
[Pipeline] // parallel
[Pipeline] }
[Pipeline] // stage
[Pipeline] }
[Pipeline] // node
[Pipeline] End of Pipeline
Finished: SUCCESS
![[Jenkins]](/jenkins/static/b6fe011e/images/svgs/logo.svg){kind=logo}
